（原标题：一文看懂台积电的前沿新时刻）九游会J9·(china)官方网站-真人游戏第一品牌

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台积电23 日举办时刻论坛，台积电业务设立资深副总裁张晓强共享台积电当今最新时刻，包括先进逻辑制程时刻、先进封装、异日晶体管架构CFET，及硅光子或最新处分决议等。本报也简便整表面坛重心，让读者一次了解台积电最新经由。

本文依序先容：

先进制程关系时刻：N3 眷属／N2 制程／NanoFlex／A16／超等电轨／CFET

先进封装关系时刻：SoW / 3DFabric / SoIC (&Hybrid bonding) / CoWoS/InFo

特殊制程关系时刻：硅光子

先进制程

1、N3 眷属

N3E 客岁第四季插足量产，至于本年下半年准备量产的N3P，良率发达接近N3E，当今依然客户居品联想定案（tape-out）。台积电指出，由于N3P 在效用、功耗、面积（PPA）发达更优异，大大批3 纳米居品齐将经受N3P 制程时刻，异日可看到更多高阶居品插足3 纳米时间。

产能部分，受惠HPC、手机需求，台积电本年3 纳米产能比客岁增多三倍多，其实还不够，还在勉力自尊客户需求。

2、N2 制程

N2 制程经受纳米片（Nanosheet）晶体管，提供更优异动力后果。当今2 纳米时刻进展告成，纳米芯片养息发达达到倡导90%、养息成良率也跳动80%，瞻望2025 年量产。

异日会有更多N2 眷属出现，包括N2P、N2X 等诈欺。

3、NanoFlex

台积电N2 时刻将搭配NanoFlex，在联想时刻协同优化有新的温暖。NanoFlex 为芯片联想东谈主员提供天确实2纳米法式元件，这是芯片联想的基本构建模组，高度较低的元件能省俭面积，并领有更高功耗后果；高度较高的元件则将效用最大化。

当年联想很难把不同高度的元件整合在通盘，而台积电最新时刻能匡助客户在疏导的联想区块中优化凹凸元件组合，可提高15%的速率，进而在诈欺的功耗、效用及面积（ PPA）之间获取最好均衡。

4、A16

A16 时刻将使用下一代纳米转眼刻同一超等电轨（Super Power Rail）架构，瞻望2026 年下半年量产。此次会经受不同布线，台积电觉得这是高效用运算（HPC）居品的最克己分决议。

相较于N2P 制程，使用超等电轨的A16 在疏导Vdd（职责电压）下，运算速率增多8~10%，在疏导速率下，功耗裁减15~20%，芯片密度提高高达1.10X。

5、超等电轨

跟着芯片堆叠层数越来越多，供电迟缓成为问题，因为需要穿越10 到20 层堆叠才智为下方的晶体管提供电力和数据讯号，且互连线和电源线共存的表示层架构也迟缓紊乱，加上传统制程波及打洞，会糜费掉晶体管面积，因此背面供电时刻变得越来越障碍。

台积电的「超等电轨」将供电网路移到晶圆背面，使晶圆正面开释更多讯号网路的布局空间，提高逻辑密度和效用，另改善功率传输，大幅减少IR 压降。台积电也默示，这项时刻是业界始创，保留栅极密度与元件宽度的弹性。

6、CFET

晶体管架构从平面式（planer）发展到FinFET，再转至纳米片架构，下一个制程之一是「互补式场效晶体管」（CFET），行将nFET 和pFET 垂直堆叠。

这项时刻将硅（Si）和锗（Ge）等不同材料从高下方堆叠，使p 型和n 型的场效晶体管更围聚。透过这种重复神气，CFET 拆除n to p 分开的瓶颈，将运作单位举止区域（cell active area）面积减少2 倍。

台积电指出这项时刻可大幅改善零组件电流，使CFET 密度提高1.5~2 倍。当今台积电已收效考证在晶圆上，可把nFET 和pFET 放在晶体管上。

张晓强当年也在ISSCC 2024 共享台积电执行室收效作念出的CFET 架构，其时他默示「这是在执行室作念出来信得过的整合元件，不错看到弧线何等漂亮（下图左），这在推动晶体管架构的翻新上是一大里程碑」。

先进封装

1、SoW（系统级整合时刻）

SoW 经受台积电InFO 和CoWoS 封装时刻，用通盘晶圆将逻辑裸晶（Logic Die）和HBM 顾忌体整合起来。台积电但愿不仅仅Chip Level，但愿透过System level 使性能、速率等面向齐有所提高。

当今经受InFO 时刻的系统级晶圆依然量产，计画设立并推出采CoWoS 时刻的系统级晶圆，整合SoC 或SoIC、HBM 尽头他元件，瞻望2027 年量产。倡导用于AI、HPC 界限，推论下一代数据中心所需的运算才智。

2、3DFabric

台积电3DFabric 时刻眷属包含SoIC、CoWoS、InFO 三大平台，包括2D 和3D 前端和后端互连时刻。

3、SoIC

SoIC 平台用于3D 硅芯片堆叠，并提供SoIC-P（Bumped）和SoIC-X（Bumpless） 两种堆叠决议。SoIC-P 是微凸块堆叠处分决议，适用步履诈欺等精采资本效益的诈欺。

另一个SoIC-X 处分心气采Hybrid Bonding（搀和键合），合适HPC、AI 界限，此处分决议克己是接点间距（Pitch）可作念到几微米（μm），增多两个芯片间的互调和口（interconnect interface），使互联密度达到新的层级。

张晓强指出，台积电当今Hybrid Bonding 的键合间距（Bond pitch）密度当今可作念到6 微米，异日可到2~3 微米；同期激动微凸块（Micron Bump）时刻，当今在30 几个微米，异日倡导是降到十几个微米。

台积电披露，当今看到客户关于SoIC-X 时刻需求迟缓增多，瞻望到2026 年底将会有30 个客户联想定案。

4、CoWoS / InFO

CoWoS 包括CoWoS-S、CoWoS-L 和CoWoS-R，主淌若字据中介层材质不同，资本也不同。CoWoS-S 中介层是经受硅（Sillicon），CoWoS-L 使用LSI（腹地硅互连），CoWoS-R 中介层使用RDL 布线来调和小芯片。

字据居品需求，SoIC 芯片可与CoWoS 或InFO 整合。当今第一个经受SoIC-X 和CoWoS 时刻的即是AMD 的MI300A / MI300 X。

台积电和Nvidia 合营推出的Blackwell AI 加快器，经受CoWoS-L 时刻，为2 个经受5 纳米制程的SoC 和8 个HBM 堆叠整合在一个模组。

此外，台积电CoWoS 时刻可将先进的SoC / SoIC 与HBM 进行整合，自尊市面上AI 芯片的严苛条目。台积当今SoIC 已透过CoWoS-S 量产出货，并计画设立一种8 倍光罩尺寸的SoIC 芯片（采A16 制程）和12 个高频宽顾忌体堆叠的CoWoS 处分决议（下图的中下方） ，瞻望2027 年头始量产。

硅光子

张晓强指出，硅光子主要有两个部分，其一为光子部分，如光波导等，不需要相配高的制程，65 纳米制程即可；另一个是电的部分，电光要进行养息，电必须越来越快，因此需要7 纳米、致使5 纳米先进制程加入。

硅光子布局，台积电正在研发COUPE（紧凑型通用光子引擎），将电子裸晶（EIC）透过SoIC-X 的3D堆叠时刻，堆叠在光子裸晶（PIC）上，使功耗带来弘大雠校，叠起来后头积也会减轻。相较传统堆叠，这种神气能使裸晶对裸晶介面有最低电阻及更高动力后果。

值得端庄的是，透过SoIC-X 的铜对铜（Cu-Cu）Hybrid Bonding，可竣事超高速RF 射频讯号。

张晓强诠释，之后COUPE（即光子引擎）会再与运算芯片（Compute Die）整合起来，也需要许多缆线进来接上，因此3D 堆叠时刻特殊障碍。

台积电计画2025 年完成袖珍插拔式调和器的COUPE 考证，于2026 年整合到共同封装光学元件（CPO）的CoWoS 封装基板，使EIC/PIC/交换器在封装层高度整合，这有助于裁减2 倍功耗、蔓延裁减10倍。

此外，台积电也蓄意将COUPE 整合进CoWoS 中介层中，进而将功耗再裁减5 倍、蔓延再裁减2 倍。当今COUPE 居品主要适用于HPC 界限或数据中心。

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